### 4-8　ポート割り込み機能

ポート3は、デジタル入出力機能の他に、外部からの信号入力によって、割り込み発生やスリープ（HALT）状態の解除が可能です。

ポート割り込みは、ポート3のポートで実現できます。

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4-8-1　機能

ポート3には、デジタル入出力機能の他に‘L’レベルを検出すると割り込みを発生します。

ポート割り込み機能を使用する場合には、次に示す特殊機能レジスタを操作する必要があります。

P3，P3DDR，P3INT，IE

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4-8-2　回路構成

▽ ポート3割り込み回路ブロック図(図77)

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4-8-3　関連レジスタ

#### ポート3割り込み制御レジスタ（P3INT）

詳細は「4.1.2　ポート3」の「ポート3割り込み制御レジスタ（P3INT）」を参照してください。

シンボル | アドレス | R/W | ビット7 | ビット6 | ビット5 | ビット4 | ビット3 | ビット2 | ビット1 | ビット0
P3INT | 14EH | R/W | − | − | − | − | − | P32INT | P31INT | P30INT
リセット時 | H | H | H | H | H | 0 | 0 | 0

ビット名 | 機能
P32INT (ビット2) | PORT3割り込み制御フラグ
0：PORT3による割り込み発生の禁止 1：PORT3による割り込み発生の許可
P31INT (ビット1) | ポート3割り込み要因フラグ
0：割り込み要因なし 1：割り込み要因あり
P30INT (ビット0) | ポート3割り込み要求許可
0：割り込み要求禁止 1：割り込み要求許可

#### マスター割り込み許可制御レジスタ（IE）

詳細は「4.7　外部割り込み機能」「マスター割り込み許可制御レジスタ（IE）」を参照してください。

シンボル | アドレス | R/W | ビット7 | ビット6 | ビット5 | ビット4 | ビット3 | ビット2 | ビット1 | ビット0
IE | 108H | R/W | IE7 | − | − | − | − | − | IE1 | IE0
リセット時 | 0 | H | H | H | H | H | 0 | 0

ビット名 | 機能
IE7(ビット7) | マスター割り込み許可制御(高レベル、低レベル)
0：割り込み要求をすべて禁止 1：割り込み要求をすべて許可
IE1(ビット1) IE0(ビット0) | INT0,1割り込み優先制御
IE1 | IE0 | INT1優先レベル | INT0優先レベル
0 1 × | 0 0 1 | 最高レベル 低レベル 低レベル | 最高レベル 最高レベル 低レベル

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4-8-4　動作説明

#### ポート3割り込み

1. ポート3割り込み制御レジスタ（P3INT）のビット2を‘1’にセットします。この場合にポート3割り込みを選択します。
2. ポート3（P37〜P30）のうち、‘L’レベル検出する端子を特殊機能レジスタで選択します。
   ポート3割り込みを受け付けるには、次の条件が必要です。
   - ポート3制御レジスタ（P3DDR）の対応するビットが入力モードになっていること。
     P3mDDR＝0（m＝0〜7）
   - ポート3レジスタ（P3）の対応するビットがセットされていること。
     P3n＝1（n＝0〜7）
3. ‘L’レベルを検出すると、割り込み要因が‘1’になります。割り込み要求許可フラグがセットされていれば割り込み要求を発生し、マスター割り込み許可フラグがセットされている場合には、割り込みベクトル004BHがCALLされます。
4. HALTモード時に上記(2)の条件が成立すれば、HALTモードを解除して、割り込みベクトル004BHがCALLされます。

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4-8-5　状態遷移

HALTモードへの移行と解除をフローチャートで示します。

##### ■HALTモード時の状態遷移

▽ フローチャート(図78)

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